Расслоение обращений

Другой способ повышения пропускной способности ОП связан с по­строением памяти, состоящей на физическом уровне из нескольких модулей (банков) с автономными схемами адресации, записи и чтения. При этом на логическом уровне управления памятью организуются последовательные об­ращения к различным физическим модулям. Обращения к различным моду­лям могут перекрываться, и таким образом образуется своеобразный конвей­ер. Эта процедура носит названиерасслоения памяти. Целью данного мето­да является увеличение скорости доступа к памяти посредством совмещения фаз обращений ко многим модулям памяти. Известно несколько вариантов организации расслоения. Наиболее часто используется способ расслоения обращений за счетрасслоения адресов. Этот способ основывается на свой­стве локальности программ и данных, предполагающем, что адрес следую­щей команды программы на единицу больше адреса предыдущей (линей­ность программ нарушается только командами перехода). Аналогичная по­следовательность адресов генерируется процессором при чтении и записи слов данных. Таким образом, типичным случаем распределения адресов об­ращений к памяти является последовательность вида а, а+ 1, а + 2,... Из этого следует, что расслоение обращений возможно, если ячейки с адресами а, а+ 1, а + 2,... будут размещаться в блоках 0, 1,2,... Такое распределение яче­ек по модулям (банкам) обеспечивается за счет использования адресов вида

где В - к-разрядный адрес модуля (младшая часть адреса) и С - п-разрядный адрес ячейки в модуле В (старшая часть адреса).

Принцип расслоения обращений иллюстрируется на рис. 4.20,а. Все про­граммы и данные «размещаются» в адресном пространстве последовательно. Однако ячейки памяти, имеющие смежные адреса, находятся в различных физических модулях памяти. Если ОП состоит из 4-х модулей, то номер мо­дуля кодируется двумя младшими разрядами адреса. При этом полные т-разрядные адреса 0, 4, 8,... будут относиться к блоку 0, адреса 1, 5, 9, ... - к блоку 1, адреса 2, 6, 10,... — к блоку 2 и адреса 3, 7, 11,... - к блоку 3. В ре­зультате этого последовательность обращений к адресам 0, 1, 2, 3, 4, 5, ... будет расслоена между модулями 0,1,2,3,0,1,....

Поскольку каждый физический модуль памяти имеет собственные схе­мы управления выборкой, можно обращение к следующему модулю произ­водить, не дожидаясь ответа от предыдущего. Так на временной диаграмме (рис. 4.20,6) показано, что время доступа к каждому модулю составляет т = 4Т, где Т = t_i+1-t_i - длительность такта. В каждом такте следуют непре­рывно обращения к модулям памяти в моменты времени t₁, t_2, t₃ ... .